数据技术及产品部-RL Data工程师-Work（EDA/芯片设计领域）

职位描述

1. EDA 领域数据体系设计：针对流片前全流程（数字：RTL 设计 / 验证 / 仿真 / 综合 / STA / PnR / DFT；模拟 / 混合信号：晶体管级电路设计 / 前后仿真 / 版图 / 寄生参数提取 / DRC-LVS signoff / 时序与功耗分析，如 ADC / DAC / PLL / SerDes / 电源管理 / 射频等）做结构化拆解（考点分类、难度分级、任务原子化），设计可复用的任务模板与评测协议；把真实芯片开发任务（spec→RTL、模拟电路拓扑设计与调参、波形 / 时序 / 综合日志理解、TCL / SKILL 脚本、bug 定位等）转化为可批量造题的数据来源，沉淀标准化的领域数据资产。 2. 可验证环境与数据链路搭建：在服务器集群（LSF / SGE）+ 命令行 / TCL / SKILL 的真实工程环境上搭建可验证环境（数字：Verilator / iverilog / cocotb、Yosys、OpenROAD / OpenLane；模拟：Virtuoso / HSPICE / Spectre / Calibre、ngspice / Magic

任职要求

1. 具备扎实的 EDA / 芯片设计研发功底与真实项目经验，在流片前全流程中至少一个方向（数字或模拟 / 混合信号）有深耕实战，能基于工程经验对模型输出做准确的对错裁定；尤其欢迎模拟 / 混合信号电路设计背景。 2. 至少具备以下一个方向的深入能力： ● 数字方向：熟悉 RTL 设计 / 验证 / 综合 / STA / PnR / DFT 全链路，熟练 Verilog / VHDL + SDC，读得懂波形、时序报告与综合日志，能独立搭建 Verilator / cocotb 类可验证环境，有 VerilogEval / RTLLM / CVDP 等 benchmark 或开源 RTL 项目经验者优先。 ● 模拟 / 混合信号方向：熟悉晶体管级电路设计、前仿 / 后仿、版图、寄生参数提取、DRC / LVS signoff，读得懂电路仿真波形与器件工作点，能独立使用 Virtuoso / HSPICE / Spectre / Calibre 或 ngspice / Magic 类工具，有 ADC / DAC / PLL / SerDes / 电源管理 / 射频等模块设计经验者优先。 3